IPAセキュリティ・キャンプ全国大会2022 RISC-V CPU自作ゼミ事前準備

IPAセキュリティ・キャンプ全国大会2022 Y4クラスの「RISC-V CPU自作ゼミ」で使用されている「RISC-VとChiselで学ぶ はじめてのCPU自作」の参考出力をここにまとめました。

• ソースコード：https://github.com/chadyuu/riscv-chisel-book)
• GOWIN EDA, openFPGALoaderの設定手順：https://github.com/ciniml/seccamp_2022_riscv_cpu/blob/main/slide/slide_0_pre.pdf

目次

1. 簡単なCPUの実装
2. パイプラインの実装
3. GOWIN EDAでビットストリームを作成
4. openFPGALoaderでTang Nanoに書き込む

簡単なCPUの実装

使用環境：VirtualBox Ubuntu 22.04

命令フェッチのテスト (p.85)

デコーダのテスト (p.88)

LWのテスト (p.97)

SWのテスト (p.104)

riscv-testsのビルド (p.147)

ELFファイルをBINファイルへ変換, BINファイルのHex化 (p.148)

riscv-testsのテスト (p.154)

（この後にディレクトリを~/chisel-templateから~/src/chisel-templateに変えました）

riscv_testsの一括実行 (p.157)

コンパイル (p.160)

リンク (p.162)

HexおよびDumpファイルの作成 (p.163)

テストの実行 (p.164)

パイプラインの実装

make br_hazardの出力 (p.192)

分岐ハザード対応前のCPUでのテスト (p.193)

make hazard_wbの出力 (p.204)

データハザード対応前CPUでのテスト (p.204)

データハザード対応後CPUでのテスト (p.205)

make hazard_exの出力 (p.206)

データハザード対応前CPUでのテスト (p.207)

データハザード対応後CPUでのテスト (p.208)

riscv-testsのテスト

GOWIN EDAでビットストリームを作成

使用環境：Windows 10

top.svのSystemVerilogコード：

module top(
    input wire          clock,
    output logic [5:0]  led
);


initial begin
    led <= 0;
end

logic [24:0] counter = 0;

always_ff @(posedge clock) begin
    if( counter < 25'd27_000_000 ) begin
        counter++;
    end
    else begin
        led <= ~led;
        counter <= '0;
    end
end

endmodule

Synthesizeが成功した時の出力：

フロアプランのIO TypeはLVCMOS33を使用しました。

Place & Rootが成功した時の出力：

blink.fsがプロジェクトディレクトリに作成されました。

openFPGALoaderでTang Nanoに書き込む

openFPGALoaderのインストール：

使用したZ設定：

openFPGALoaderの動作確認：

Tang Nanoをパソコンに接続した際：

openFPGALoaderでビットストリームをTang Nanoに書き込んだ時の出力：