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Lena
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IPAセキュリティ・キャンプ全国大会2022 RISC-V CPU自作ゼミ事前準備

IPAセキュリティ・キャンプ全国大会2022 Y4クラスの「RISC-V CPU自作ゼミ」で使用されている「RISC-VとChiselで学ぶ はじめてのCPU自作」の参考出力をここにまとめました。

目次

  1. 簡単なCPUの実装
  2. パイプラインの実装
  3. GOWIN EDAでビットストリームを作成
  4. openFPGALoaderでTang Nanoに書き込む

簡単なCPUの実装

使用環境:VirtualBox Ubuntu 22.04

命令フェッチのテスト (p.85)
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デコーダのテスト (p.88)
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LWのテスト (p.97)
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SWのテスト (p.104)
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riscv-testsのビルド (p.147)
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ELFファイルをBINファイルへ変換, BINファイルのHex化 (p.148)
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riscv-testsのテスト (p.154)

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(この後にディレクトリを~/chisel-templateから~/src/chisel-templateに変えました)

riscv_testsの一括実行 (p.157)
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コンパイル (p.160)
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リンク (p.162)
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HexおよびDumpファイルの作成 (p.163)
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テストの実行 (p.164)
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パイプラインの実装

make br_hazardの出力 (p.192)
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分岐ハザード対応前のCPUでのテスト (p.193)
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make hazard_wbの出力 (p.204)
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データハザード対応前CPUでのテスト (p.204)
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データハザード対応後CPUでのテスト (p.205)
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make hazard_exの出力 (p.206)
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データハザード対応前CPUでのテスト (p.207)
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データハザード対応後CPUでのテスト (p.208)

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riscv-testsのテスト
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GOWIN EDAでビットストリームを作成

使用環境:Windows 10

top.svのSystemVerilogコード:

module top(
    input wire          clock,
    output logic [5:0]  led
);


initial begin
    led <= 0;
end

logic [24:0] counter = 0;

always_ff @(posedge clock) begin
    if( counter < 25'd27_000_000 ) begin
        counter++;
    end
    else begin
        led <= ~led;
        counter <= '0;
    end
end

endmodule
Enter fullscreen mode Exit fullscreen mode

Synthesizeが成功した時の出力:

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フロアプランのIO TypeはLVCMOS33を使用しました。

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Place & Rootが成功した時の出力:
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blink.fsがプロジェクトディレクトリに作成されました。
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openFPGALoaderでTang Nanoに書き込む

openFPGALoaderのインストール:

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使用したZ設定:
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openFPGALoaderの動作確認:
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Tang Nanoをパソコンに接続した際:

openFPGALoaderでビットストリームをTang Nanoに書き込んだ時の出力:
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